Hardwareschutz gegen Bit-Flips während der E / A zwischen Speicher und DRAM?

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FPU

Wenn ein Motherboard ECC-DRAM unterstützt, hat es einen 72-Bit-Bus zwischen dem DRAM-Steckplatz und dem Speichercontroller. 64 Datenbits + 8 Paritätsbits für SECDED . In den meisten CPUs ist heutzutage der Speichercontroller integriert. Die beweglichen Bits zwischen dem DIMM und der CPU sind also gegen einen einzelnen Bitfehler pro 8 Bit geschützt .

Gibt es auch irgendeine Art von Korrektur / Erkennung von Bit-Flips während des Lese- / Schreibvorgangs zwischen nichtflüchtigem Speicher und flüchtigem Speicher?

Häufig sind Speichergeräte an einen PCH angeschlossen, der an die CPU angeschlossen ist. Manchmal sind Speichergeräte direkt an die CPU angeschlossen.

Gibt es irgendwie einen Hardwareschutz gegen Datenbeschädigung während der E / A zwischen Speicher und DRAM ?

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