SDRAM-Adressierung

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Mr. Vader

Wie ordnet der Speichercontroller eine lineare Adresse zu, die eine CPU dem SDRAM-Adressierungsschema zuweist? Ich denke es ist so etwas wie:

0x0 - Rang 1, Bank0, Zeile 0, Spalte 0

0x8 - Rang 1, Bank0, Zeile 0, Spalte 1

.

.

.

(Reihe 0 max)

0xn - Rang 1, Bank 0, Zeile 1, Spalte 0

0xn + 8 Rang 1, Bank 0, Zeile 1, Spalte 1

.

.

.

(bank 0 max)

0xm Rang 1, Bank 1, Zeile 0, Spalte 0

0xm + 8 Rang 1, Bank 1, Reihe 0, Spalte 1

usw.

Daten (Wort) über all 8 IC-s auf Speichermodul verstreut wie t sein ( das heißt, wenn das Schreiben Wort 1 Rang, Bank 0, Zeile 0: LSByte zu IC0 Bank geschrieben ist 0, Zeile 0, Spalte 0, LSByte + 1 an IC1, Bank 0, Zeile 0, Spalte 0 ... MSByte an IC7, Bank 0, Zeile 0, Spalte 0)?

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1 Antwort auf die Frage

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psusi

Es hängt davon ab, wie das spezifische Modul aufgebaut wurde. Die gesamte Zeile muss 64 Bit umfassen, aber dies kann auf 8x 8-Bit-Chips oder 4x 16-Bit-Chips usw. verteilt werden. Diese Konfiguration liegt beim Hersteller und ist für die CPU nicht sichtbar.

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