Was hält der L4-Cache auf einigen CPUs?

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MathuSum Mut

Alle modernen Multi-Core-CPUs verfügen über mindestens drei Cache-Ebenen (siehe Warum benötigen wir mehrere Cache-Ebenen? ).

L1 ist am schnellsten und kleinsten, L2 hat etwas mehr Latenz, ist aber größer, und L3 enthält Daten, die von allen Prozessorkernen gemeinsam genutzt werden (und noch größer und langsamer sind). Alles ist gut und gut.

Das Durchsuchen des Satzes "L4 Cache" führt jedoch nicht zu leeren Ergebnissen. Es gibt anscheinend einige CPUs, die einen L4-Cache enthalten (anscheinend hat der Intel Broadwell i7-5775C 128 MB EDRAM als L4-Cache implementiert).

Weiß jemand, was der L4-Cache ist? Ich kann nirgendwo eine Dokumentation zu ihrem Zweck und seiner Funktion finden.

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Hier ist ein Schaltplan: http://www.anandtech.com/show/9582/intel-skylake-mobile-desktop-launch-architecture-analysis/5. Beachten Sie, dass Intel die Verwendung von eDRAM als L4 mit den neuesten Prozessoren eingestellt hat. David Marshall vor 7 Jahren 3
@DavidMarshall - Ich weiß es zu schätzen, dass der Artikel es mir ermöglichte, meine Antwort zu erweitern, und Intel wies darauf hin, dass die Verwendung eines echten L4-Caches mit seiner Skylake-Architektur grundsätzlich eingestellt wurde. Ramhound vor 7 Jahren 1

1 Antwort auf die Frage

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Ramhound

The level 4 cache (L4 cache) is a way to link the Level 3 cache which can be accessed by the CPU and the L4 cache which can be access by both the CPU and GPU.

Level 4 on-package cache was introduced by Intel starting with their Haswell microarchitecture. The level 4 cache uses, embedded DRAM (eDRAM), on the same package, as the Intel's integrated GPU. This cache allows for memory to be shared dynamically between the on-die GPU and CPU, and serves as a victim cache to the CPU's L3 cache.

Source: Wikipedia - CPU cache

This is the current eDRAM representation for Haswell and Broadwell processors. Here we see that the eDRAM is accessed by a store of L4 tags contained within the LLC of each core, and as a result acts more as a victim cache to the L3 rather than as a dynamic random access memory implementation. Any instructions or hardware that requires data from the eDRAM has to go through the LLC and do the L4 tag conversion, limiting its potential (although speeding up certain specific workloads by virtue of a 50 GB/s per-link bi-directional interface.

enter image description here

This L4 cache remained in Intel's microarchitecture throughout the lifespan of Haswell and Broadwell.

In Skylake, the eDRAM arrangement changes:

enter image description here

Rather than acting as a pseudo-L4 cache, the eDRAM becomes a DRAM buffer and automatically transparent to any software (CPU or IGP) that requires DRAM access. As a result, other hardware that communicates through the system agent (such as PCIe devices or data from the chipset) and requires information in DRAM does not need to navigate through the L3 cache on the processor.

The article additional goes on to indicate that:

While the purpose of the eDRAM is to be as seamless as possible, Intel is allowing some level on control at the driver level allowing textures larger than the L3 to reside only in eDRAM in order to prevent overwriting the data contained in the L3 and having to recache it for other workloads.

Anandtech - Intel Skylake Mobile Desktop Launch Architecture

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