Der Intel Core 2 Quad 8200 basiert auf der Intel Core Microarchitecture .
Wenn Sie sich die Leistungsindikatorereignisse für diese Mikroarchitektur ansehen (Kapitel 19.10 des Intel-Handbuchs 3 ), finden Sie ein Ereignis mit dem Namen L2_LD (Core, Prefetch, Cache Line State), das liest
Dieses Ereignis zählt L2-Cache-Leseanforderungen, die vom L1-Datencache und den L2-Prefetchern stammen . Das Ereignis kann Vorkommen zählen:
• Für diesen Kern oder beide Kerne.
• Aufgrund von Bedarfsanforderungen und L2-Hardware-Prefetch- Anforderungen zusammen oder getrennt.
• Zugriffe auf Cache-Zeilen in verschiedenen MESI-Zuständen.
Der L2-Cache ist der Last Level Cache für Yorkfield-6M (der Kern, der die Core-Mikroarchitektur implementiert).
Kapitel 35.1 bestätigt auch, dass der MSR IA32_MISC_ENABLE (1a0h) das Bit 9 zum Deaktivieren der Prefetchers hat.
So sind die Prefetchers da.
Das Datenblatt ist für Elektroingenieure gedacht, es beschreibt nicht die Funktionalität der CPU, da es zu komplex ist, um es in einem zweiten Band zu trennen.
Das Benchmarking des internen CPU-Verhaltens wie beim Prefetcher ist schwierig. Der Prefetcher wird nur durch bestimmte Muster ausgelöst.
Sie können die L2-Cache-Anforderungen aufgrund des Prefetchers durch Leistungsereignisse besser messen.
Wie dies zu erreichen ist, würde den Rahmen dieser Antwort sprengen . Sie können sich jedoch das Perf- Tool ansehen .