Berechnung der DRAM-Timing-Parameter aus der Latenz

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Patrick87

Nehmen wir an, wir betrachten ein DRAM mit typischen Timing-Parametern (die interessierenden sind unten aufgeführt) mit Lese- und Schreiblatenzzeiten von ~ 20-50 Nanosekunden. Wie würde man die Timing-Parameter ändern, um die Lese- und Schreib-Latenzzeiten des DRAMs zu erhöhen? Nehmen wir an, wir wollten Lese- und Schreiblatenzzeiten von ~ 1 Mikrosekunde. Die Parameter, mit denen ich arbeiten muss, sind die folgenden (wenn andere wichtig sind und nicht aufgeführt sind, erwähnen Sie sie bitte; alle diese Parameter, die unwichtig sind oder nicht sinnvoll sind, können ignoriert werden):

* tCCD = CAS to CAS command delay (always = half of burst length) * tRRD = Row active to row active delay * tRCD = RAW to CAS delay * tRAS = Row active time * tRP = Row precharge time * tRC = Row cycle time * CL = CAS latency * WL = Write latency * tWTR = Write to read delay

Der Grund, den ich frage, ist, dass ich eine kleine Simulation durchführen möchte, um die Auswirkungen unterschiedlicher Latenzzeiten für den Speicherzugriff auf die Programmleistung für verschiedene Speicherzugriffsmuster zu untersuchen. Meine Kenntnisse über Speicherhardware sind äußerst begrenzt. Angesichts der obigen Parameter denke ich, dass die Speicherlatenz für einen einzelnen Zugriff so etwas wie tRAS + CL ist, um eine Zeile / Spalte auszuwählen, plus WL? Ich entschuldige mich wirklich, wenn dies keine üblichen Timing-Parameter sind. Danke im Voraus!

BEARBEITEN:

Wenn ich darüber nachdenke, wenn ich einen Satz von Timing-Parametern p1, p2, ..., pN mit der Lese / Schreib-Latenz X habe, kann ich einen neuen Satz von Parametern p1 ', p2', ... erhalten. pN 'für eine gewünschte Lese / Schreib-Latenzzeit Y> X, indem p1' = (Y / X) p1, p2 '= (Y / X) p2, ..., pN' = (Y / X) pN? Es scheint so, als sollte ich das tun, denn wenn es sich bei den Lese / Schreib-Latenzen um eine lineare Kombination der zugrunde liegenden DRAM-Timing-Parameter handelt, sollte ich die Parameter einfach skalieren können und eine entsprechende Skalierung in den abgeleiteten Größen erhalten ... oder?

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Ich könnte unmöglich antworten, aber gibt es für die meisten BIOS-Steuerelemente keine Einschränkungen, um eine solche Langsamkeit zu erreichen? Könnte es möglicherweise einfacher sein, den Ramm so einzurichten, dass der Test, den Sie testen würden, brechen würde, ähnlich wie der RAM, der langsam mit dem Timing reagiert? Obwohl es in keiner Weise beständig wäre, könnte ein langes Testen zeigen, wie langsam sich die Antworten verhalten würden. Psycogeek vor 12 Jahren 0
@Psycogeek Das ist wirklich zu Simulationszwecken ... Ich habe nicht die Absicht, ein DRAM-Gerät tatsächlich auf 1 Mikrosekunden-Latenzzeit zu unterdrücken. Meine eigentliche Schwierigkeit besteht darin, zu verstehen, wie Lese- / Schreib-Latenzen mit den zugrunde liegenden Timing-Parametern von DRAM-Geräten zusammenhängen (oder mit diesen skalieren), z. B. denjenigen, die ich in meinem Beitrag aufliste ... Entschuldigung, wenn dies verwirrend ist. Patrick87 vor 12 Jahren 0

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